Altium проверка платы на ошибки

Проверка правил проектирования (Design Rule Checking, DRC) – это мощная автоматизированная функциональная возможность, которая проверяет логическую и физическую целостность проекта. Проверки выполняются для некоторых или всех включенных правил проектирования (Design Rules), и она может выполняться онлайн, т.е. в режиме реального времени при проектировании, либо как пакетный процесс, с отображением результатов в панели Messages системы и, опционально, в сформированном отчете.

Эту функциональность следует использовать для всех разведенных плат для подтверждения соблюдения правил минимального зазора и отсутствия прочих конструктивных нарушений. Особенно рекомендуется всегда выполнять проверку правил проектирования в пакетном режиме перед созданием финальных чертежей для фотошаблонов.

Правила проектирования в совокупности определяют ограничения платы, тем самым обеспечивая, что целевые объекты находятся в пределах конструктивных требований и допусков. Для получения более подробной информации перейдите на страницу Определение ограничений конструкции – Правила проектирования. Для получения подробной справки по правилам всех типов и их ограничениям перейдите в Справочник по правилам проектирования.

Настройка DRC

Настройка проверки правил проектирования выполняется в диалоговом окне Design Rule Checker, доступ к которому осуществляется с помощью команды Tools » Design Rule Check из документа платы.

Диалоговое окно Design Rule Checker, в котором показаны настройки по умолчанию, где некоторые онлайн-проверки DRC отключены для улучшения производительности редактора плат. Используйте соответствующие опции, чтобы включить тип правил проектирования в онлайн и/или пакетную проверку DRC.

В области дерева папок в левой части диалогового окна, в папке Rules To Check приводится список категорий правил проектирования, типы правил которых доступны для проверки. Щелкните ЛКМ по папке верхнего уровня, чтобы отобразить список всех доступных для проверки типов правил в правой части диалогового окна. Либо щелкните ЛКМ по определенной категории, чтобы отобразить список только тех типов правил, которые относятся к этой категории. Используйте диалоговое окно для включения/отключения онлайн (где это доступно) и/или пакетного режима проверки типов правил, которые нужно проверять.

Используйте контекстное меню, чтобы вызвать команды для быстрого включения/отключения всех типов правил для онлайн или пакетной DRC, или только используемых типов правил (которые определены и включены для использования в конструкции).

Использование онлайн DRC

Онлайн-проверка правил проектирования работает в режиме реального времени в фоне, помечая и/или автоматически предотвращая нарушения правил проектирования. Это особенно полезно при интерактивной трассировке платы для мгновенной подсветки нарушений зазора, ширины и параллельных сегментов. Чтобы для правила работала онлайн DRC, должны быть соблюдены следующие условия:

1. Правило должно быть включено. Это осуществляется в диалоговом окне PCB Rules and Constraints Editor путем включения опции Enabled для правила или в панели PCB Rules and Violations путем включения опции On для правила.

   Убедитесь, что правила проектирования, которые вы хотите отслеживать с помощью онлайн DRC, включены для использования в проекте.

2. Тип правил должен быть включен для онлайн-проверки в диалоговом окне Design Rule Checker.

   Убедитесь, что тип правил включен для онлайн DRC.

3. Функциональная возможность онлайн DRC должна быть включена. Для этого включите опцию Online DRC на странице PCB Editor — General диалогового окна Preferences.

   Убедитесь, что функциональная возможность онлайн DRC включена.

Если для каких-либо объектов будет обнаружено нарушение применяемого правила проектирования, которое включено для онлайн-проверки, эти объекты будут подсвечены в главной проектной области в соответствии с заданными опциями отображения нарушений.

Использование пакетной DRC

В то время как онлайн DRC обнаруживает только новые нарушения, т.е. нарушения, появившиеся после включения этой функциональной возможности, пакетная DRC позволяет вручную запустить проверку в любой момент во время процесса конструирования платы. Опытные проектировщики понимают ценность онлайн DRC, но они также знают, что конструирование платы должно начинаться и заканчиваться пакетной DRC.

Включите нужные типы правил для пакетной проверки в диалоговом окне Design Rule Checker (см. раздел Настройка DRC выше). При запуске пакетной DRC доступны различные дополнительные опции, в том числе возможность формирования файла отчета. Чтобы получить доступ к этим опциям, щелкните ЛКМ по папке Report Options в дереве папок диалогового окна. Двумя ключевыми опциями (выделены на изображении ниже) являются:

• Create Report File – включите эту опцию, чтобы сформировать отчет о DRC.
• Create Violations – включите эту опцию, чтобы подсветить нарушения в проектной области в соответствии с заданными опциями отображения нарушений. Включение этой опции также необходимо, чтобы список нарушений был приведен в разделе Violations панели PCB Rules And Violations.

Доступ к опциям, применимых к запуску пакетной DRC и формированию отчета о DRC.

Запуск DRC в пакетном режиме осуществляется нажатием кнопки Run Design Rule Check в нижней левой части диалогового окна. По завершении проверки все нарушения будут приведены в виде сообщений в панели Messages. Если вы включили формирование отчета о DRC, он будет создан и автоматически открыт (если это было настроено) в качестве активного документа в главном проектном окне. В отчете будет приведен список всех правил, которые проверялись, в соответствии с настройками в диалоговом окне Design Rule Checker. Правила, которые не присутствуют в плате, не проверяются.

Отчеты о DRC

Если в диалоговом окне Design Rule Checker включена опция Create Report File, после выполнении пакетной DRC будет сформирован отчет о DRC. Опции, доступные на странице PCB Editor — Reports диалогового окна Preferences, позволяют указать формат отчета и то, будет ли отчет автоматически открыт после формирования.

Поддерживаемые форматы:

• TXT – формирует файл Design Rule Check - <НазваниеДокументаПлаты>.drc.
• HTML – формирует файл Design Rule Check - <НазваниеДокументаПлаты>.html.
• XML – формирует файл <НазваниеДокументаПлаты>.xml.

Отчеты в формате TXT и HTML формируются в папке, указанной в поле Output Path в диалоговом окне Project Options — Options. Файл формата XML формируется там же, где находится файл проекта.

В отчете приводится список всех правил, которые были проверены в процессе пакетной проверки в соответствии с настройками в диалоговом окне Design Rule Checker. Будут приведены все найденные нарушения с подробной информацией, такой как слои, имена цепей, позиционные обозначения компонентов, номера контактных площадок, а также координаты объектов.

В отчете формата HTML щелкните ЛКМ по строке объекта, вызывающего нарушение, чтобы осуществить перекрестный переход к этому объекту в проектной области.

Опции отображения нарушений

Проверять конструкцию на соответствие заданным правилам проектирования – это одно, но что происходит при нарушении одного или нескольких из этих правил? При работе онлайн DRC в процессе проектирования или при запуске пакетной DRC вручную необходима некоторая визуальная индикация мест, где происходят нарушения этих правил. Редактор плат включает в себя эффективные опции отображения нарушений для ясного визуального обозначения этих нарушений.

Собственная графика нарушений

У большинства правил проектирования, которые доступны для онлайн и/или пакетной DRC, есть соответствующая графика нарушений, которая отображается в проектной области при нарушении определенного правила. Эта графика обеспечивает визуально более ясное представление DRC. При нарушении определенного правила соответствующая собственная графика нарушения будет изображена только на слое (или слоях, в зависимости от конкретного случая), к которым это нарушение относится.

В некоторых случаях, графика отображает не только место, где произошло нарушение, но и его причину, т.е. значение ограничения, которое определено для правила, и обозначение, что примитивы, вызывающие нарушения, выходят за рамки этого значения.

Пример, показывающий использование собственной графики для нарушений правил ширины и минимального пояска.

Для других нарушений, таких как нарушения правил антенны цепи, короткого замыкания, нерастрассированной цепи, определения комнаты, пары слоев и переходов под SMD, есть собственная графика, но для них не отображается определяемое значение ограничения.

Дополнительные примеры собственной графики нарушений. Слева направо: нарушение антенны цепи; нарушение короткого замыкания; нарушение нерастрассированной цепи.

Оверлей нарушений

Помимо собственной графики нарушений, для настройки и использования доступен оверлей нарушений, который отображается поверх проектных примитивов. Вы можете выбрать один из доступных стилей рисунка, который будет отображаться на примитивах.

Используйте оверлей нарушений в качестве альтернативы собственной графике при отображении нарушений DRC.

Комбинирование двух типов отображения нарушений может оказаться полезным с точки зрения «грубой» и «точной» индикации нарушений. При отдалении вида оверлей нарушения может указывать на наличие нарушения, а при приближении вида вы сможете увидеть подробную информацию, представленную соответствующей собственной графикой нарушения.

Настройка отображения нарушений

Управление отображением нарушений DRC, с помощью собственной графики нарушений и/или определенного оверлея нарушений, осуществляется на странице PCB Editor — DRC Violations Display диалогового окна Preferences.

Задайте настройки отображения нарушений DRC в проектной области, с помощью собственной графики нарушений и/или определенного оверлея нарушений, в настройках системы.

Доступные опции позволяют:

• Выбрать используемый стиль оверлея нарушения.
• Определить поведение отображения оверлея нарушения при отдалении вида.
• Выбрать используемый стиль нарушения для каждого типа правила. Включите опцию Violation Details, чтобы для отображения нарушений DRC правил этого типа использовалась собственная графика нарушений. Включите опцию Violation Overlay, чтобы отображать нарушения с использованием оверлея заданного стиля.

Щелкните ПКМ в таблице, чтобы вызвать меню команд для быстрого включения или отключения использования типа отображения нарушений для всех типов правил. Также доступны команды для быстрого включения отображения нарушений, с помощью графики или оверлея, только для тех правил, которые в данный момент используются в проекте.

Определение цвета нарушений

Для обеспечения еще большей гибкости при отображении нарушений в проектной области, с двумя типами отображения нарушений (информация о нарушении, или собственная графика нарушений, и оверлей нарушения) связаны отдельные системные цвета, что позволяет различать эти типы отображения с помощью разных цветов. Назначение цвета осуществляется в разделе System Colors на вкладке Layers & Colors панели View Configuration:

• Violation Details – используйте системный цвет Violation Markers (для отклоненных нарушений, использующих этот стиль, используется системный цвет Waived Violation Markers).
• Violation Overlay – используйте системный цвет DRC Error Markers (для отклоненных нарушений, использующих этот стиль, используется системный цвет Waived DRC Error Markers).

Укажите различные цвета для двух типов отображения нарушений и включите/отключите их отображение нужным образом.

Для использования типа отображения нарушений убедитесь, что иконка видимости (слева от цветовых ячеек) включена (), иначе соответствующая информация о нарушении или оверлей нарушения не будет отображаться.

Исследование и устранение конструктивных нарушений

При внимательной и поэтапной проверке правил в процессе проектирования, в результате финального запуска пакетной DRC для завершенной, полностью растрассированной платы может произойти только несколько нарушений, либо их может не быть совсем. Однако может быть отмечено и достаточно большое количество нарушений, и тогда задача сводится к устранению этих нарушений.

Отчеты о DRC, формируемые пакетной DRC, могут показаться довольно пугающими для начинающих конструкторов. Для управляемого процесса необходимо определить стратегию. Одна из стратегий – ограничить количество сообщаемых нарушений. При задании опций отчета в диалоговом окне Design Rule Checker укажите меньшее значение для Stop When Found. Другой стратегией является проведение DRC в несколько этапов. Если конструкция содержит большое количество нарушений, начните с включения правил по одному за раз. В дальнейшем вы выработаете предпочтительный подход к проверке различных правил проектирования.

Для устранения нарушения сначала необходимо определить его положение. Редактор плат предлагает различные методы для исследования нарушений, которые описаны в следующих разделах.

Из панели PCB Rules And Violations

При проведении онлайн или пакетной DRC все нарушения правил будут приведены в разделе Violations панели PCB Rules And Violations. Вы можете увидеть нарушения, связанные с определенным классом правил или с отдельным правилом в классе, либо все нарушения, выбрав класс [All Rules].

При запуске пакетной DRC, список нарушений будут приведен в разделе Violations панели, только если в диалоговом окне Design Rule Checker была включена опция Create Violations.

Щелкните ЛКМ по строке нарушения, чтобы применить фильтр, областью действия которого будут объекты с нарушениями. Итоговое представление в главном окне проектирования будет зависеть от включенных опций подсветки (Mask/Dim/Normal, Select, Zoom) в верхней части панели.

Исследование нарушений правил с помощью панели PCB Rules And Violations.

Сами нарушения, а точнее, собственная графика нарушений, изображаются только на слоях, затронутых нарушением (т.е. слоях, на которых находятся примитивы с нарушениями). Щелкните ЛКМ по определенному нарушению, чтобы сделать слой, с которым связано нарушение, активным слоев в проектной области (для этого слой должен быть включен для отображения).

Дважды щелкните ЛКМ по строке нарушения (или щелкните ПКМ по ней и выберите Properties), чтобы открыть диалоговое окно Violation Details, где представлена информация о нарушенном правиле и ответственных за это примитивах. Из этого диалогового окна можно подсветить объекты с нарушением (они будут временно подсвечены в проектной области) или перейти к ним, т.е. приблизить и центрировать их.

Фактически, подсветка оставляет примитивы с нарушением в их нормальном представлении, а остальные объекты в проектной области временно станут черно-белыми.

С помощью диалогового окна Violation Details вы можете подсвечивать примитивы, которые вызывают нарушение правила проектирования, и переходить к ним.

Из панели Messages

После проведения пакетной DRC дважды щелкните ЛКМ по сообщению о нарушении в панели Messages, чтобы перейти к объектам, вызывающим нарушение, в проектной области.

Перекрестный переход к нарушению из панели Messages.

Чтобы нарушения отображались после проведения пакетной DRC, включите опцию Create Violations в диалоговом окне Design Rule Checker.

Из сформированного отчета о DRC

Если в диалоговом окне Design Rule Checker включена опция Create Report File, все обнаруженные в ходе пакетной DRC нарушения будут представлены в списке в сформированном отчете Design Rule Verification Report. Щелкните ЛКМ по гиперссылке объекта, вызывающего нарушение, чтобы перейти к нему в проектной области.

Вызывающие нарушения объекты будут приближены и центрированы, но другой подсветки (такой как маскирование или затенение) применяться не будет.

Перекрестный переход к вызывающему нарушение объекту из сформированного отчета о DRC.

Непосредственно в проектной области

Нарушения, связанные с определенным проектным объектом, можно исследовать непосредственно в проектной области платы. Наведите курсор мыши на вызывающий нарушение объект, щелкните ПКМ и выберите команду из подменю Violations. Вы можете выбрать для исследования отдельное нарушение, в котором участвует объект, или все нарушения, в которых он участвует, с помощью команды Show All Violations. В любом случае, будет открыто диалоговое окно Violation Details с подробностями о нарушении и элементами управления для подсветки объектов, вызывающих нарушение, и перехода к ним.

Исследование нарушений, в которых участвует определенный объект, непосредственно в проектной области.

Нарушения также можно просмотреть непосредственно в проектной области с помощью всплывающего окна Board Insight. Наведите курсор мыши на объект с нарушением и включите отображение этого всплывающего окна с помощью сочетания клавиш Shift+V. Щелкните ЛКМ по строке нарушения, чтобы открыть меню команд, в том числе Properties, которая открывает диалоговое окно Violation Details. Разверните строку, чтобы увидеть список примитивов, которые участвуют в нарушении.

Также для каждой из команд Properties, Select и Zoom доступны кнопки справа от строки нарушения.

Исследование нарушения с помощью всплывающего окна Board Insight.

Выборочное отклонение нарушений DRC

Система поддерживает возможность выборочного отклонения нарушений DRC. Это позволяет фактически «подавить» нарушение, которое не считается проблемой, без необходимости в создании отдельного (возможно, довольно сложного) правила проектирования, которое учитывало бы определенную ситуацию в конструкции.

Отклонение нарушения DRC

Отклонить нарушение DRC можно следующими способами:

• Выберите нарушение (или нарушения) в панели Messages, щелкните ПКМ и выберите команду Waive Violation из контекстного меню.

  

• Выберите нарушение (или нарушения) в разделе Violations панели PCB Rules and Violations, щелкните ПКМ и выберите команду Waive Selected Violations из контекстного меню.

  

• Включите опцию Waive this violation в диалоговом окне Violations Details. Чтобы открыть это диалоговое окно, дважды щелкните ЛКМ по нарушению в панели PCB Rules and Violations или используйте его исследование из рабочей области, как описано выше.

  

Для каждого отклоненного нарушения система записывает три составляющих. При отклонении нарушения из панели Messages или панели PCB Rules And Violations эти составляющие вводятся в диалоговом окне Waived Violation Info. В диалоговом окне Violation Details поля для ввода этой информации доступны, когда включена опция Waive this violation.

Ввод информации, которая хранится с отклоненным нарушением, вводится в диалоговом окне Waived Violation Info или в диалоговом окне Violation Details.

Информация, которая хранится с отклоненным нарушением:

• Created At – дата и время, когда нарушение было отклонено.
• Author – если вы подключены к серверу управляемых данных, это поле автоматически будет заполнено именем и фамилией подключенного пользователя, и это значение будет недоступно для редактирования. Если вы не подключены к серверу управляемых данных, это поле будет заполнено именем и фамилией из профиля подключенного пользователя, который в данный момент использует систему, и в этом случае поле будет доступно для редактирования.
• Reason – используйте это поле для опционального ввода причины, по которой нарушение было отклонено.

Обратите внимание, что эти изменения будут применены ко всем отклоняемым нарушениям, которые были выбраны.

Проверка правил проектирования проводится для объектов-примитивов. Это значит, что одно конструктивное решение, такое как размещение соединителя на крае платы, может привести к нарушениям во множестве объектов. Например, если шелкография соединителя выступает за край платы, то вероятно, будет несколько линий на слое шелкографии с нарушениями. Для устранения этой ситуации необходимо отклонить нарушения всех трасс. Наиболее эффективно это можно сделать, выбрав все эти нарушения в панели PCB Rules and Violations и отклонив их в одно действие.

Работа с отклоненными нарушениями

Список отклоненных нарушений приводится в нижнем разделе панели PCB Rules and Violations, как показано на изображении ниже. Обратите внимание, что этот раздел отображается только в том случае, если в конструкции есть отклоненные нарушения.

Нарушения, которые были отклонены, перечислены в панели PCB Rules And Violations.

В процессе DRC всегда происходит обнаружение всех нарушений. Система отслеживает, какие нарушения были отклонены, и повторно применяет это состояние после выполнения проверки правил. Кроме того, отклоненные нарушения удаляются из сообщений об ошибках в панели Messages, но они продолжают помечаться визуально в проектной области.

Щелкните ЛКМ по строке отклоненного нарушения, чтобы перейти к нему в проектной области (если в верхней части панели включена опция Zoom). Дважды щелкните ЛКМ, чтобы перейти к нарушению (если включена опция Zoom) и открыть диалоговое окно Violation Details, где будет представлено это нарушение.

Отклоненное состояние нарушения можно отменить в любой момент одним из следующих способов:

• Щелкните ПКМ по нарушению в разделе Waived Violations панели PCB Rules And Violations и выберите команду Unwaive Selected Violations из контекстного меню.
• Откройте диалоговое окно Violation Details для отклоненного нарушения и отключите опцию Waive this violation.

Нарушение, отклоненное состояние которого было отменено, будет удалено из раздела Waived Violations панели PCB Rules And Violations, и оно появится в разделе Violations.

Документирование отклоненных нарушений

Отклоненные нарушения также приводятся в сформированном отчете о DRC, который создается, если в диалоговом окне Design Rule Checker была включена опция Create Report File.

Валидация DRC в файле Output Job

Altium Designer позволяет настраивать и запускать создание валидационного отчета о DRC в файле Output Job (*.OutJob). Когда файл OutJob открыт в качестве активного документа, этот отчет доступен из группы выходных документов Validation Outputs. Чтобы добавить отчет, нажмите [Add New Validation Output] и выберите Design Rules Check и документ платы, который будет использоваться в качестве источника.

Чтобы не привязываться к определенным данным, для выбора доступна универсальная запись для источника данных – [PCB Document]. Универсальный файл OutJob можно повторно использовать во множестве проектов.

Добавление валидационного отчета о DRC в файл Output Job.

Для валидационного отчета о DRC нет отдельного диалогового окна настройки. Проверка выполняется на основе настроек, заданных для документа платы в диалоговом окне Design Rule Checker.

Валидация в рамках выпуска проекта платы

Если в назначенном файле Output Job определены валидационные отчеты, система позволит провести валидацию проекта как неотъемлемую часть процесса выпуска проекта. Эти валидационные проверки проводятся при каждом выпуске, и если какая-либо из валидационных проверок не пройдет успешно, выпуск завершится неудачей. Валидация проводится на этапе Validate Project в представлении Release, и ее результаты станут доступны на этапе Review Data.

Проверка правил проектирования (Design Rule Checking, DRC) – это мощная автоматизированная функциональная возможность, которая проверяет логическую и физическую целостность проекта. Проверки выполняются для некоторых или всех включенных правил проектирования (Design Rules), и она может выполняться онлайн, т.е. в режиме реального времени при проектировании, либо как пакетный процесс, с отображением результатов в панели Messages системы и, опционально, в сформированном отчете.

Эту функциональность следует использовать для всех разведенных плат для подтверждения соблюдения правил минимального зазора и отсутствия прочих конструктивных нарушений. Особенно рекомендуется всегда выполнять проверку правил проектирования в пакетном режиме перед созданием финальных чертежей для фотошаблонов.

Правила проектирования в совокупности определяют ограничения платы, тем самым обеспечивая, что целевые объекты находятся в пределах конструктивных требований и допусков. Для получения более подробной информации перейдите на страницу Определение ограничений конструкции – Правила проектирования. Для получения подробной справки по правилам всех типов и их ограничениям перейдите в Справочник по правилам проектирования.

Настройка DRC

Настройка проверки правил проектирования выполняется в диалоговом окне Design Rule Checker, доступ к которому осуществляется с помощью команды Tools » Design Rule Check из документа платы.

Диалоговое окно Design Rule Checker, в котором показаны настройки по умолчанию, где некоторые онлайн-проверки DRC отключены для улучшения производительности редактора плат. Используйте соответствующие опции, чтобы включить тип правил проектирования в онлайн и/или пакетную проверку DRC.

В области дерева папок в левой части диалогового окна, в папке Rules To Check приводится список категорий правил проектирования, типы правил которых доступны для проверки. Щелкните ЛКМ по папке верхнего уровня, чтобы отобразить список всех доступных для проверки типов правил в правой части диалогового окна. Либо щелкните ЛКМ по определенной категории, чтобы отобразить список только тех типов правил, которые относятся к этой категории. Используйте диалоговое окно для включения/отключения онлайн (где это доступно) и/или пакетного режима проверки типов правил, которые нужно проверять.

Используйте контекстное меню, чтобы вызвать команды для быстрого включения/отключения всех типов правил для онлайн или пакетной DRC, или только используемых типов правил (которые определены и включены для использования в конструкции).

Использование онлайн DRC

Онлайн-проверка правил проектирования работает в режиме реального времени в фоне, помечая и/или автоматически предотвращая нарушения правил проектирования. Это особенно полезно при интерактивной трассировке платы для мгновенной подсветки нарушений зазора, ширины и параллельных сегментов. Чтобы для правила работала онлайн DRC, должны быть соблюдены следующие условия:

1. Правило должно быть включено. Это осуществляется в диалоговом окне PCB Rules and Constraints Editor путем включения опции Enabled для правила или в панели PCB Rules and Violations путем включения опции On для правила.

   Убедитесь, что правила проектирования, которые вы хотите отслеживать с помощью онлайн DRC, включены для использования в проекте.

2. Тип правил должен быть включен для онлайн-проверки в диалоговом окне Design Rule Checker.

   Убедитесь, что тип правил включен для онлайн DRC.

3. Функциональная возможность онлайн DRC должна быть включена. Для этого включите опцию Online DRC на странице PCB Editor — General диалогового окна Preferences.

   Убедитесь, что функциональная возможность онлайн DRC включена.

Если для каких-либо объектов будет обнаружено нарушение применяемого правила проектирования, которое включено для онлайн-проверки, эти объекты будут подсвечены в главной проектной области в соответствии с заданными опциями отображения нарушений.

Использование пакетной DRC

В то время как онлайн DRC обнаруживает только новые нарушения, т.е. нарушения, появившиеся после включения этой функциональной возможности, пакетная DRC позволяет вручную запустить проверку в любой момент во время процесса конструирования платы. Опытные проектировщики понимают ценность онлайн DRC, но они также знают, что конструирование платы должно начинаться и заканчиваться пакетной DRC.

Включите нужные типы правил для пакетной проверки в диалоговом окне Design Rule Checker (см. раздел Настройка DRC выше). При запуске пакетной DRC доступны различные дополнительные опции, в том числе возможность формирования файла отчета. Чтобы получить доступ к этим опциям, щелкните ЛКМ по папке Report Options в дереве папок диалогового окна. Двумя ключевыми опциями (выделены на изображении ниже) являются:

• Create Report File – включите эту опцию, чтобы сформировать отчет о DRC.
• Create Violations – включите эту опцию, чтобы подсветить нарушения в проектной области в соответствии с заданными опциями отображения нарушений. Включение этой опции также необходимо, чтобы список нарушений был приведен в разделе Violations панели PCB Rules And Violations.

Доступ к опциям, применимых к запуску пакетной DRC и формированию отчета о DRC.

Запуск DRC в пакетном режиме осуществляется нажатием кнопки Run Design Rule Check в нижней левой части диалогового окна. По завершении проверки все нарушения будут приведены в виде сообщений в панели Messages. Если вы включили формирование отчета о DRC, он будет создан и автоматически открыт (если это было настроено) в качестве активного документа в главном проектном окне. В отчете будет приведен список всех правил, которые проверялись, в соответствии с настройками в диалоговом окне Design Rule Checker. Правила, которые не присутствуют в плате, не проверяются.

Отчеты о DRC

Если в диалоговом окне Design Rule Checker включена опция Create Report File, после выполнении пакетной DRC будет сформирован отчет о DRC. Опции, доступные на странице PCB Editor — Reports диалогового окна Preferences, позволяют указать формат отчета и то, будет ли отчет автоматически открыт после формирования.

Формирование отчета о DRC в рамках процесса пакетной DRC.

Поддерживаемые форматы:

• TXT – формирует файл Design Rule Check - <НазваниеДокументаПлаты>.drc.
• HTML – формирует файл Design Rule Check - <НазваниеДокументаПлаты>.html.
• XML – формирует файл <НазваниеДокументаПлаты>.xml.

Отчеты в формате TXT и HTML формируются в папке, указанной в поле Output Path в диалоговом окне Project Options — Options. Файл формата XML формируется там же, где находится файл проекта.

В отчете приводится список всех правил, которые были проверены в процессе пакетной проверки в соответствии с настройками в диалоговом окне Design Rule Checker. Будут приведены все найденные нарушения с подробной информацией, такой как слои, имена цепей, позиционные обозначения компонентов, номера контактных площадок, а также координаты объектов.

В отчете формата HTML щелкните ЛКМ по строке объекта, вызывающего нарушение, чтобы осуществить перекрестный переход к этому объекту в проектной области.

Опции отображения нарушений

Проверять конструкцию на соответствие заданным правилам проектирования – это одно, но что происходит при нарушении одного или нескольких из этих правил? При работе онлайн DRC в процессе проектирования или при запуске пакетной DRC вручную необходима некоторая визуальная индикация мест, где происходят нарушения этих правил. Редактор плат включает в себя эффективные опции отображения нарушений для ясного визуального обозначения этих нарушений.

Собственная графика нарушений

У большинства правил проектирования, которые доступны для онлайн и/или пакетной DRC, есть соответствующая графика нарушений, которая отображается в проектной области при нарушении определенного правила. Эта графика обеспечивает визуально более ясное представление DRC. При нарушении определенного правила соответствующая собственная графика нарушения будет изображена только на слое (или слоях, в зависимости от конкретного случая), к которым это нарушение относится.

В некоторых случаях, графика отображает не только место, где произошло нарушение, но и его причину, т.е. значение ограничения, которое определено для правила, и обозначение, что примитивы, вызывающие нарушения, выходят за рамки этого значения.

Пример, показывающий использование собственной графики для нарушений правил ширины и минимального пояска.

Для других нарушений, таких как нарушения правил антенны цепи, короткого замыкания, нерастрассированной цепи, определения комнаты, пары слоев и переходов под SMD, есть собственная графика, но для них не отображается определяемое значение ограничения.

Дополнительные примеры собственной графики нарушений. Слева направо: нарушение антенны цепи; нарушение короткого замыкания; нарушение нерастрассированной цепи.

Оверлей нарушений

Помимо собственной графики нарушений, для настройки и использования доступен оверлей нарушений, который отображается поверх проектных примитивов. Вы можете выбрать один из доступных стилей рисунка, который будет отображаться на примитивах.

Используйте оверлей нарушений в качестве альтернативы собственной графике при отображении нарушений DRC.

Комбинирование двух типов отображения нарушений может оказаться полезным с точки зрения «грубой» и «точной» индикации нарушений. При отдалении вида оверлей нарушения может указывать на наличие нарушения, а при приближении вида вы сможете увидеть подробную информацию, представленную соответствующей собственной графикой нарушения.

Настройка отображения нарушений

Управление отображением нарушений DRC, с помощью собственной графики нарушений и/или определенного оверлея нарушений, осуществляется на странице PCB Editor — DRC Violations Display диалогового окна Preferences.

Задайте настройки отображения нарушений DRC в проектной области, с помощью собственной графики нарушений и/или определенного оверлея нарушений, в настройках системы.

Доступные опции позволяют:

• Выбрать используемый стиль оверлея нарушения.
• Определить поведение отображения оверлея нарушения при отдалении вида.
• Выбрать используемый стиль нарушения для каждого типа правила. Включите опцию Violation Details, чтобы для отображения нарушений DRC правил этого типа использовалась собственная графика нарушений. Включите опцию Violation Overlay, чтобы отображать нарушения с использованием оверлея заданного стиля.

Щелкните ПКМ в таблице, чтобы вызвать меню команд для быстрого включения или отключения использования типа отображения нарушений для всех типов правил. Также доступны команды для быстрого включения отображения нарушений, с помощью графики или оверлея, только для тех правил, которые в данный момент используются в проекте.

Определение цвета нарушений

Для обеспечения еще большей гибкости при отображении нарушений в проектной области, с двумя типами отображения нарушений (информация о нарушении, или собственная графика нарушений, и оверлей нарушения) связаны отдельные системные цвета, что позволяет различать эти типы отображения с помощью разных цветов. Назначение цвета осуществляется в разделе System Colors на вкладке Layers & Colors панели View Configuration:

• Violation Details – используйте системный цвет Violation Markers (для отклоненных нарушений, использующих этот стиль, используется системный цвет Waived Violation Markers).
• Violation Overlay – используйте системный цвет DRC Error Markers (для отклоненных нарушений, использующих этот стиль, используется системный цвет Waived DRC Error Markers).

Укажите различные цвета для двух типов отображения нарушений и включите/отключите их отображение нужным образом.

Для использования типа отображения нарушений убедитесь, что иконка видимости (слева от цветовых ячеек) включена (), иначе соответствующая информация о нарушении или оверлей нарушения не будет отображаться.

Исследование и устранение конструктивных нарушений

При внимательной и поэтапной проверке правил в процессе проектирования, в результате финального запуска пакетной DRC для завершенной, полностью растрассированной платы может произойти только несколько нарушений, либо их может не быть совсем. Однако может быть отмечено и достаточно большое количество нарушений, и тогда задача сводится к устранению этих нарушений.

Отчеты о DRC, формируемые пакетной DRC, могут показаться довольно пугающими для начинающих конструкторов. Для управляемого процесса необходимо определить стратегию. Одна из стратегий – ограничить количество сообщаемых нарушений. При задании опций отчета в диалоговом окне Design Rule Checker укажите меньшее значение для Stop When Found. Другой стратегией является проведение DRC в несколько этапов. Если конструкция содержит большое количество нарушений, начните с включения правил по одному за раз. В дальнейшем вы выработаете предпочтительный подход к проверке различных правил проектирования.

Для устранения нарушения сначала необходимо определить его положение. Редактор плат предлагает различные методы для исследования нарушений, которые описаны в следующих разделах.

Из панели PCB Rules And Violations

При проведении онлайн или пакетной DRC все нарушения правил будут приведены в разделе Violations панели PCB Rules And Violations. Вы можете увидеть нарушения, связанные с определенным классом правил или с отдельным правилом в классе, либо все нарушения, выбрав класс [All Rules].

При запуске пакетной DRC, список нарушений будут приведен в разделе Violations панели, только если в диалоговом окне Design Rule Checker была включена опция Create Violations.

Щелкните ЛКМ по строке нарушения, чтобы применить фильтр, областью действия которого будут объекты с нарушениями. Итоговое представление в главном окне проектирования будет зависеть от включенных опций подсветки (Mask/Dim/Normal, Select, Zoom) в верхней части панели.

Исследование нарушений правил с помощью панели PCB Rules And Violations.

Сами нарушения, а точнее, собственная графика нарушений, изображаются только на слоях, затронутых нарушением (т.е. слоях, на которых находятся примитивы с нарушениями). Щелкните ЛКМ по определенному нарушению, чтобы сделать слой, с которым связано нарушение, активным слоев в проектной области (для этого слой должен быть включен для отображения).

Дважды щелкните ЛКМ по строке нарушения (или щелкните ПКМ по ней и выберите Properties), чтобы открыть диалоговое окно Violation Details, где представлена информация о нарушенном правиле и ответственных за это примитивах. Из этого диалогового окна можно подсветить объекты с нарушением (они будут временно подсвечены в проектной области) или перейти к ним, т.е. приблизить и центрировать их.

Фактически, подсветка оставляет примитивы с нарушением в их нормальном представлении, а остальные объекты в проектной области временно станут черно-белыми.

С помощью диалогового окна Violation Details вы можете подсвечивать примитивы, которые вызывают нарушение правила проектирования, и переходить к ним.

Из панели Messages

После проведения пакетной DRC дважды щелкните ЛКМ по сообщению о нарушении в панели Messages, чтобы перейти к объектам, вызывающим нарушение, в проектной области.

Перекрестный переход к нарушению из панели Messages.

Чтобы нарушения отображались после проведения пакетной DRC, включите опцию Create Violations в диалоговом окне Design Rule Checker.

Из сформированного отчета о DRC

Если в диалоговом окне Design Rule Checker включена опция Create Report File, все обнаруженные в ходе пакетной DRC нарушения будут представлены в списке в сформированном отчете Design Rule Verification Report. Щелкните ЛКМ по гиперссылке объекта, вызывающего нарушение, чтобы перейти к нему в проектной области.

Вызывающие нарушения объекты будут приближены и центрированы, но другой подсветки (такой как маскирование или затенение) применяться не будет.

Перекрестный переход к вызывающему нарушение объекту из сформированного отчета о DRC.

Непосредственно в проектной области

Нарушения, связанные с определенным проектным объектом, можно исследовать непосредственно в проектной области платы. Наведите курсор мыши на вызывающий нарушение объект, щелкните ПКМ и выберите команду из подменю Violations. Вы можете выбрать для исследования отдельное нарушение, в котором участвует объект, или все нарушения, в которых он участвует, с помощью команды Show All Violations. В любом случае, будет открыто диалоговое окно Violation Details с подробностями о нарушении и элементами управления для подсветки объектов, вызывающих нарушение, и перехода к ним.

Исследование нарушений, в которых участвует определенный объект, непосредственно в проектной области.

Нарушения также можно просмотреть непосредственно в проектной области с помощью всплывающего окна Board Insight. Наведите курсор мыши на объект с нарушением и включите отображение этого всплывающего окна с помощью сочетания клавиш Shift+V. Щелкните ЛКМ по строке нарушения, чтобы открыть меню команд, в том числе Properties, которая открывает диалоговое окно Violation Details. Разверните строку, чтобы увидеть список примитивов, которые участвуют в нарушении.

Также для каждой из команд Properties, Select и Zoom доступны кнопки справа от строки нарушения.

Исследование нарушения с помощью всплывающего окна Board Insight.

Выборочное отклонение нарушений DRC

Система поддерживает возможность выборочного отклонения нарушений DRC. Это позволяет фактически «подавить» нарушение, которое не считается проблемой, без необходимости в создании отдельного (возможно, довольно сложного) правила проектирования, которое учитывало бы определенную ситуацию в конструкции.

Отклонение нарушения DRC

Отклонить нарушение DRC можно следующими способами:

• Выберите нарушение (или нарушения) в панели Messages, щелкните ПКМ и выберите команду Waive Violation из контекстного меню.

  

• Выберите нарушение (или нарушения) в разделе Violations панели PCB Rules and Violations, щелкните ПКМ и выберите команду Waive Selected Violations из контекстного меню.

  

• Включите опцию Waive this violation в диалоговом окне Violations Details. Чтобы открыть это диалоговое окно, дважды щелкните ЛКМ по нарушению в панели PCB Rules and Violations или используйте его исследование из рабочей области, как описано выше.

  

Для каждого отклоненного нарушения система записывает три составляющих. При отклонении нарушения из панели Messages или панели PCB Rules And Violations эти составляющие вводятся в диалоговом окне Waived Violation Info. В диалоговом окне Violation Details поля для ввода этой информации доступны, когда включена опция Waive this violation.

Ввод информации, которая хранится с отклоненным нарушением, вводится в диалоговом окне Waived Violation Info или в диалоговом окне Violation Details.

Информация, которая хранится с отклоненным нарушением:

• Created At – дата и время, когда нарушение было отклонено.
• Author – если вы подключены к серверу управляемых данных, это поле автоматически будет заполнено именем и фамилией подключенного пользователя, и это значение будет недоступно для редактирования. Если вы не подключены к серверу управляемых данных, это поле будет заполнено именем и фамилией из профиля подключенного пользователя, который в данный момент использует систему, и в этом случае поле будет доступно для редактирования.
• Reason – используйте это поле для опционального ввода причины, по которой нарушение было отклонено.

Обратите внимание, что эти изменения будут применены ко всем отклоняемым нарушениям, которые были выбраны.

Проверка правил проектирования проводится для объектов-примитивов. Это значит, что одно конструктивное решение, такое как размещение соединителя на крае платы, может привести к нарушениям во множестве объектов. Например, если шелкография соединителя выступает за край платы, то вероятно, будет несколько линий на слое шелкографии с нарушениями. Для устранения этой ситуации необходимо отклонить нарушения всех трасс. Наиболее эффективно это можно сделать, выбрав все эти нарушения в панели PCB Rules and Violations и отклонив их в одно действие.

Работа с отклоненными нарушениями

Список отклоненных нарушений приводится в нижнем разделе панели PCB Rules and Violations, как показано на изображении ниже. Обратите внимание, что этот раздел отображается только в том случае, если в конструкции есть отклоненные нарушения.

Нарушения, которые были отклонены, перечислены в панели PCB Rules And Violations.

В процессе DRC всегда происходит обнаружение всех нарушений. Система отслеживает, какие нарушения были отклонены, и повторно применяет это состояние после выполнения проверки правил. Кроме того, отклоненные нарушения удаляются из сообщений об ошибках в панели Messages, но они продолжают помечаться визуально в проектной области.

Щелкните ЛКМ по строке отклоненного нарушения, чтобы перейти к нему в проектной области (если в верхней части панели включена опция Zoom). Дважды щелкните ЛКМ, чтобы перейти к нарушению (если включена опция Zoom) и открыть диалоговое окно Violation Details, где будет представлено это нарушение.

Отклоненное состояние нарушения можно отменить в любой момент одним из следующих способов:

• Щелкните ПКМ по нарушению в разделе Waived Violations панели PCB Rules And Violations и выберите команду Unwaive Selected Violations из контекстного меню.
• Откройте диалоговое окно Violation Details для отклоненного нарушения и отключите опцию Waive this violation.

Нарушение, отклоненное состояние которого было отменено, будет удалено из раздела Waived Violations панели PCB Rules And Violations, и оно появится в разделе Violations.

Документирование отклоненных нарушений

Отклоненные нарушения также приводятся в сформированном отчете о DRC, который создается, если в диалоговом окне Design Rule Checker была включена опция Create Report File.

Вся информация об отклоненных нарушениях приводится в отчете о DRC.

Валидация DRC в файле Output Job

Altium Designer позволяет настраивать и запускать создание валидационного отчета о DRC в файле Output Job (*.OutJob). Когда файл OutJob открыт в качестве активного документа, этот отчет доступен из группы выходных документов Validation Outputs. Чтобы добавить отчет, нажмите [Add New Validation Output] и выберите Design Rules Check и документ платы, который будет использоваться в качестве источника.

Чтобы не привязываться к определенным данным, для выбора доступна универсальная запись для источника данных – [PCB Document]. Универсальный файл OutJob можно повторно использовать во множестве проектов.

Добавление валидационного отчета о DRC в файл Output Job.

Для валидационного отчета о DRC нет отдельного диалогового окна настройки. Проверка выполняется на основе настроек, заданных для документа платы в диалоговом окне Design Rule Checker.

Валидация в рамках выпуска проекта платы

Если в назначенном файле Output Job определены валидационные отчеты, система позволит провести валидацию проекта как неотъемлемую часть процесса выпуска проекта. Эти валидационные проверки проводятся при каждом выпуске, и если какая-либо из валидационных проверок не пройдет успешно, выпуск завершится неудачей. Валидация проводится на этапе Validate Project в представлении Release, и ее результаты станут доступны на этапе Review Data.

Доверяй и проверяй: подход к проверке схем и печатных плат +26

Создание электрических схем и трассировка печатных плат становятся всё более простыми делами. Производители компонентов интегрируют в изделия всё больше функционала, выкладывают готовые модели, условные графические обозначения (УГО) и целые схемы, сайты автоматически генерируют источники питания, фильтры и многое другое. Тем не менее, даже при проектировании простых печатных узлов обнаруживаются ошибки, часто — глупые и очевидные.

Мы сегодня не будем говорить про DRC и ERC, их надо делать всегда и с ними всё более-менее понятно (если нет — напишите в комментариях). Будем говорить про проверку человеком.

Когда в очередной “последний” раз перед отправкой в производство листаешь слои в своей плате, картинка уже настолько знакома, что глаз упускает ошибки. Для проверки нужны “вторые глаза” — пора звать другого инженера.

Когда ты для кого-то и есть эти “вторые глаза” — схема и плата полностью новые, и всё необычное приковывает взгляд. Однако, бессистемная проверка не гарантирует тотального просмотра опасных мест, что может привести к затягиванию сроков отладки и к дополнительным итерациям, не предусмотренным бюджетом.

С осознанием этих ограничений мы ввели перечень проверок, который позволяет отсечь наиболее распространенные ошибки. Про него я сегодня и расскажу.

Узкоспециализированных пунктов в перечне почти нет — мы делаем много разнообразных проектов и список универсален. Для всех сложных мест в цифровой схемотехнике есть свои чек-листы, которые дают производители микросхем.

Порядок работы

Как только схема или плата, по мнению автора, готова, он ставит в Redmine задачу проверки другому инженеру (Рецензенту). Рецензент, помимо обладания знаниями и опытом, должен изучить ТЗ и все дополнительные материалы проекта. Всё это занимает немало времени, которое должно быть выделено на этапе планирования проекта.

Закончив ознакомление с документацией, надо настроиться на правильный лад. Проверка — это помощь в достижении наилучшего возможного результата. Прежде чем обрушиться с критикой, важно вспомнить, что инженер старался сделать свою работу превосходно, “от души”, и задача проверяющего — не нарушить это настроение.

Рецензент копирует текст перечня проверки из Базы знаний в комментарий к задаче, а затем двигается по списку, оставляя свои пометки. Используются обозначения:

• “+” и “-” для констатации прохождения или неприменимости пункта,
• выделение жирным для явных ошибок,
• курсив для рекомендаций и вопросов.

После рецензирования, как правило, происходит устное обсуждение комментариев, прояснение непонятных моментов, в результате замечания часто корректируются.
Далее текст перечня из нашей Базы знаний, комментарии для вас выделены курсивом. В перечне есть некоторые моменты, специфичные для Altium Designer.

Списки проверок постепенно эволюционируют, добавляются новые пункты, убираются ненужные.

Проверка по перечням позволяет нам находить много ошибок каждый день, а отправлять платы в производство стало не так страшно.

А как вы проверяете свои платы? Поделитесь в комментариях.

* Последняя картинка в тексте иллюстрирует, что даже тщательная проверка не спасёт от невнимательного заказчика.

Почитать по теме

• R.Feranec “8 Steps Schematic Checking Procedure”
• TI “Hardware Design Checklist”
• AD “ Top 10 DFM Problems That Affect Every Design”
• ohwr “Schematic review checklist”

Заключительным
этапом разработки схемы является
компиляция проекта. В процессе компиляции
окончательно выстраивается логическая
структура проекта. Выявляются ошибки,
допущенные при составлении электрической
принципиальной схемы.

Для
простого одноуровневого проекта, с
несложной однолистовой схемой, может
оказаться достаточным визуальный
контроль в ходе и по окончании формирования
документа. В сложном иерархическом
проекте ошибки могут ускользнуть от
визуального контроля. Чтобы этого не
происходило, в Altium Designer заложена развитая
система контроля ошибок.

Перед
компиляцией следует выполнить настройки
функций контроля. Настройки выполняются
в диалоге, активизируемом командой
главного меню Project>>Document
Options. Открывается
диалоговое окно Options
for Project<имя
проекта>.PrjPcb с десятью панелями-вкладками,
на которых перечислены все возможные
признаки, по которым выявляются ошибки
проекта.

В
плане компиляции, нас больше всего могут
интересовать настройки, призванные
выявить нарушения правил соединения
компонентов линиями электрической
связи и соответствие обозначений цепей,
портов, соединителей листов, в случае
многолистового проекта.

На
вкладке Error Reporting назначается характер
реакции программы на обнаруженные
нарушения:

• No
Report – не включать обнаруженное нарушение
в отчет;

•
Warning – вывести
предупреждение;

•
Error – вывести
сообщение об ошибке;

•
Fatal Error – вывести
сообщение о фатальной ошибке, при которой
невозможно выполнение операции.

Чтобы
установить уровень всех нарушений в
значение Error следует
нажать правой кнопкой мыши в любом месте
окна и выбрать All Error.

Все
типы нарушений на вкладке Error
Reporting разбиты на группы,
по отношению к определенному типу
объектов, варианты их отображения и
рекомендуемые настройки:

1.
Violations Associated
with Buses —
предупреждения, связанные с шинами.

2.
Violations Associated
with Components –
предупреждения, связанные с компонентами.

3.
Violations Associated
with Configuration
Constrains – предупреждения,
связанные с ограничениями конфигурации.

4.
Violations Associated
with Documents –
предупреждения, связанные с документами.

5.
Violations Associated
with Harnesses –
предупреждения, связанные со жгутами.

6.
Violations Associated
with Nets –
предупреждения, связанные с цепями.

7.
Violations Associated with Others, Violations Associated with
Parameters – предупреждения,
связанные с
параметрами и
другие.

На
вкладке Connection Matrix определяются правила
проверки электрических соединений
схемы, и назначается уровень реакции
программы на различные виды ошибок –
такие как соединение выхода с выходом,
выхода с питанием, двунаправленного
вывода компонента с выходным и т.п. На
пересечении столбцов и строк матрицы
стоят цветные метки, обозначающие
реакцию программы на соответствующее
соединение, обнаруженное при проверке
схемы. Выбирая соответствующую метку,
можем назначить один из четырех уровней
реакции – отсутствие реакции (если нет
ошибки), предупреждение, сообщение об
ошибке, фатальная ошибка. Каждому уровню
соответствует свой цвет – от зеленого
до красного.

Вкладка
Class Generation
– правила формирования классов цепей
и компонентов. При желании можно отключить
формирование комнат и классов компонентов
согласно подлистам схемы.

На
вкладке Comparator настраиваются правила
проверки соответствия имен одинаковых
объектов, цепей на листах многолистового
проекта и целого ряда других возможных
ошибок.

Вкладка
ECO Generation –
настройки отчета о перечне изменений.
Выбираются те изменения, которые следует
включить в отчет; по умолчанию включены
все опции – изменять эти данные
нецелесообразно.

Вкладка
Options – группа дополнительных
настроек проекта. Здесь задаются
директории сохранения отчета о компиляции,
компарации и т.д. В группе Output
Options выбираются действия,
которые следует применить после
выполнения процесса компиляции.

Вкладка
Multi Channel –
задает порядок номерации компонентов
при реализации многоканальных и
иерархических проектов.

Вкладка
Default Prints –
настройки распечатки документации
проекта.

Вкладка
Search Puths –
расположение библиотек, в которых по
умолчанию будет проводиться поиск
компонентов.

Вкладка
Parameters – параметры проекта,
которые могут быть использованы для
составления текстовых надписей,
являющихся общими для всех документов
проекта.

Вкладка
Device Sheets –
расположение директорий, содержащих
схемы, которые используются в проекте
в качестве готовых решений (подсхем) в
иерархии нижних уровней.

Компиляция
проекта выполняется по команде главного
меню Project>> Compile Document <имя_схемы>.SchDoc.
Если при компиляции обнаружены ошибки,
сообщения об ошибках выводятся на панель
Messages. В этом случае следует проанализировать
сообщения, внести в схемный документ
необходимые изменения и повторить
компиляцию проекта. Схемный документ,
откомпилированный без ошибок, может
быть передан на проектирование печатной
платы.

Соседние файлы в предмете [НЕСОРТИРОВАННОЕ]

• #
• #
• #
• #
• #
• #
• #
• #
• #
• #
• #

Создание электрических схем и трассировка печатных плат становятся всё более простыми делами. Производители компонентов интегрируют в изделия всё больше функционала, выкладывают готовые модели, условные графические обозначения (УГО) и целые схемы, сайты автоматически генерируют источники питания, фильтры и многое другое. Тем не менее, даже при проектировании простых печатных узлов обнаруживаются ошибки, часто — глупые и очевидные.

Мы сегодня не будем говорить про DRC и ERC, их надо делать всегда и с ними всё более-менее понятно (если нет — напишите в комментариях). Будем говорить про проверку человеком.

Когда в очередной “последний” раз перед отправкой в производство листаешь слои в своей плате, картинка уже настолько знакома, что глаз упускает ошибки. Для проверки нужны “вторые глаза” — пора звать другого инженера.

Когда ты для кого-то и есть эти “вторые глаза” — схема и плата полностью новые, и всё необычное приковывает взгляд. Однако, бессистемная проверка не гарантирует тотального просмотра опасных мест, что может привести к затягиванию сроков отладки и к дополнительным итерациям, не предусмотренным бюджетом.

С осознанием этих ограничений мы ввели перечень проверок, который позволяет отсечь наиболее распространенные ошибки. Про него я сегодня и расскажу.

Узкоспециализированных пунктов в перечне почти нет — мы делаем много разнообразных проектов и список универсален. Для всех сложных мест в цифровой схемотехнике есть свои чек-листы, которые дают производители микросхем.

Порядок работы

Как только схема или плата, по мнению автора, готова, он ставит в Redmine задачу проверки другому инженеру (Рецензенту). Рецензент, помимо обладания знаниями и опытом, должен изучить ТЗ и все дополнительные материалы проекта. Всё это занимает немало времени, которое должно быть выделено на этапе планирования проекта.

Закончив ознакомление с документацией, надо настроиться на правильный лад. Проверка — это помощь в достижении наилучшего возможного результата. Прежде чем обрушиться с критикой, важно вспомнить, что инженер старался сделать свою работу превосходно, “от души”, и задача проверяющего — не нарушить это настроение.

Рецензент копирует текст перечня проверки из Базы знаний в комментарий к задаче, а затем двигается по списку, оставляя свои пометки. Используются обозначения:

• “+” и “-” для констатации прохождения или неприменимости пункта,
• выделение жирным для явных ошибок,
• курсив для рекомендаций и вопросов.

После рецензирования, как правило, происходит устное обсуждение комментариев, прояснение непонятных моментов, в результате замечания часто корректируются.
Далее текст перечня из нашей Базы знаний, комментарии для вас выделены курсивом. В перечне есть некоторые моменты, специфичные для Altium Designer.

Списки проверок постепенно эволюционируют, добавляются новые пункты, убираются ненужные.

Проверка по перечням позволяет нам находить много ошибок каждый день, а отправлять платы в производство стало не так страшно.

А как вы проверяете свои платы? Поделитесь в комментариях.

* Последняя картинка в тексте иллюстрирует, что даже тщательная проверка не спасёт от невнимательного заказчика.

Почитать по теме

• R.Feranec “8 Steps Schematic Checking Procedure”
• TI “Hardware Design Checklist”
• AD “ Top 10 DFM Problems That Affect Every Design”
• ohwr “Schematic review checklist”

Проверяете ли вы работу коллег?

Проголосовали 157 пользователей.

Воздержались 42 пользователя.

Доверяй и проверяй: подход к проверке схем и печатных плат +26

Создание электрических схем и трассировка печатных плат становятся всё более простыми делами. Производители компонентов интегрируют в изделия всё больше функционала, выкладывают готовые модели, условные графические обозначения (УГО) и целые схемы, сайты автоматически генерируют источники питания, фильтры и многое другое. Тем не менее, даже при проектировании простых печатных узлов обнаруживаются ошибки, часто — глупые и очевидные.

Мы сегодня не будем говорить про DRC и ERC, их надо делать всегда и с ними всё более-менее понятно (если нет — напишите в комментариях). Будем говорить про проверку человеком.

Когда в очередной “последний” раз перед отправкой в производство листаешь слои в своей плате, картинка уже настолько знакома, что глаз упускает ошибки. Для проверки нужны “вторые глаза” — пора звать другого инженера.

Когда ты для кого-то и есть эти “вторые глаза” — схема и плата полностью новые, и всё необычное приковывает взгляд. Однако, бессистемная проверка не гарантирует тотального просмотра опасных мест, что может привести к затягиванию сроков отладки и к дополнительным итерациям, не предусмотренным бюджетом.

С осознанием этих ограничений мы ввели перечень проверок, который позволяет отсечь наиболее распространенные ошибки. Про него я сегодня и расскажу.

Узкоспециализированных пунктов в перечне почти нет — мы делаем много разнообразных проектов и список универсален. Для всех сложных мест в цифровой схемотехнике есть свои чек-листы, которые дают производители микросхем.

Порядок работы

Как только схема или плата, по мнению автора, готова, он ставит в Redmine задачу проверки другому инженеру (Рецензенту). Рецензент, помимо обладания знаниями и опытом, должен изучить ТЗ и все дополнительные материалы проекта. Всё это занимает немало времени, которое должно быть выделено на этапе планирования проекта.

Закончив ознакомление с документацией, надо настроиться на правильный лад. Проверка — это помощь в достижении наилучшего возможного результата. Прежде чем обрушиться с критикой, важно вспомнить, что инженер старался сделать свою работу превосходно, “от души”, и задача проверяющего — не нарушить это настроение.

Рецензент копирует текст перечня проверки из Базы знаний в комментарий к задаче, а затем двигается по списку, оставляя свои пометки. Используются обозначения:

• “+” и “-” для констатации прохождения или неприменимости пункта,
• выделение жирным для явных ошибок,
• курсив для рекомендаций и вопросов.

После рецензирования, как правило, происходит устное обсуждение комментариев, прояснение непонятных моментов, в результате замечания часто корректируются.
Далее текст перечня из нашей Базы знаний, комментарии для вас выделены курсивом. В перечне есть некоторые моменты, специфичные для Altium Designer.

Списки проверок постепенно эволюционируют, добавляются новые пункты, убираются ненужные.

Проверка по перечням позволяет нам находить много ошибок каждый день, а отправлять платы в производство стало не так страшно.

А как вы проверяете свои платы? Поделитесь в комментариях.

* Последняя картинка в тексте иллюстрирует, что даже тщательная проверка не спасёт от невнимательного заказчика.

Почитать по теме

• R.Feranec “8 Steps Schematic Checking Procedure”
• TI “Hardware Design Checklist”
• AD “ Top 10 DFM Problems That Affect Every Design”
• ohwr “Schematic review checklist”

Ремонт схема на PCB, прежде чем вам нужно будет компилировать схему и проверку электроэнергии, вы можете проверить схему с использованием функции ERC AD.

Схематическая компиляция:

Схематический интерфейс Выберите строку меню: Project —-> Compile PCB Project

Затем вы можете нажать на панели —-> Сообщение в правом нижнем углу, вы можете открыть интерфейс сообщений.

Для работы схема успешна, и пользователю необходимо изменить письмо об ошибке панели сообщения (модификация означает изменение вашей схемы), знать коррекцию завершения схемы

Обычное обнаружение схемы:

Схематический выбор меню выбора интерфейса: проект —-> Инженерные варианты

После нажатия, мы можем увидеть соответствующую информацию, все варианты, связанные с проектом, установит его в поле.

СПЕЦИАЛЬНОЕ ПРИМЕЧАНИЕ. Пользователи не хотят модифицировать систему Check Check = Формат отчета пункта, если пользователь не знает этих тестовых элементов

Наконец, слушать общие схематические ошибки

1, Дублируйте дизайнеры деталей: есть повторяющийся компонентный битовый номер

2, плавающие чистые этикетки: сетевая подвеска

3, Объекты с плавающей напряжением: есть парящий порт источника питания

4, сети с лишь контактом: есть односторонняя сеть

5, сеть с нескольким именем: имя сети повторить

6, Off Grid Object: объект не находится в растровой точке

ТЕХНОЛОГИЯ ПРИБОРОСТРОЕНИЯ

УДК 658.512.2

DOI: 10.17586/0021-3454-2015-58-10-840-846

АНАЛИЗ И КОРРЕКЦИЯ DRC-ОШИБОК В САПР ПЕЧАТНЫХ ПЛАТ

Е. Б. Романова1, А. В. Сумцов2

1 Университет ИТМО, 197101, Санкт-Петербург, Россия E-mail: eva_rom@mail.ru

2 Концерн «ЦНИИ «Электроприбор»», 197046, Санкт-Петербург, Россия

Описан процесс проверки правил проектирования DRC (Design Rule Checker) в системе автоматизированного проектирования (САПР) Altium Designer. Выполнен анализ ошибок проектирования печатных плат в Altium Designer 2015. Рассмотрены ошибки, наиболее часто возникающие при проектировании печатных плат в САПР: нарушение целостности сигналов, отклонения в размерах зазоров между объектами в проводящих (металлизированных) слоях, наличие антенн, нарушение размеров отверстий и максимальной высоты компонентов, отсутствие тестовых точек, наличие неразведенных электрических связей, наличие коротких замыканий, расположение маркировки (текста в слое шелкографии) вне контура платы. Предложены наиболее приемлемые способы коррекции каждой из рассмотренных ошибок. В результате анализа сформированы универсальные способы коррекции ошибок проектирования печатных плат. Способы пригодны для любых систем автоматизированного проектирования печатных плат.

Ключевые слова: системы автоматизированного проектирования, печатные платы, Altium Designer, Design Rule Checker.

Одним из завершающих этапов проектирования печатных плат (1111) является контроль технологических параметров. В системах автоматизированного проектирования (САПР) 1111 контроль технологических параметров осуществляется с помощью программы Design Rule Checker (DRC). DRC — это высокопроизводительный автоматизированный программный модуль, который проверяет логическую и физическую целостность проектов 1111 [1]. Использование этого модуля в конструкции платы необходимо для контроля ограничений, в частности, размеров зазоров.

Сегодня лидерами в области автоматизированного проектирования 11 являются компании Altium (система Altium Designer), Mentor Graphics (программное обеспечение Expedition, PADS), Zuken (CADSTAR) и др. Работа программного модуля DRC в САЛР 11 включает два основных этапа: установка ограничений (зазоров, ширин проводников и др.) и настройка проверки правил (набор правил, которые должны быть проверены перед отправкой 11 на производство). Интерфейсы установки ограничений и настройки проверки правил в различных САЛР могут различаться. Лосле настройки выполняется проверка, в результате которой формируется список ошибок. Для изготовления качественной 11 ошибки должны быть проанализированы и устранены. Нроцедуры анализа и коррекция DRC-ошибок во всех САЙР 11 идентичны, поэтому предложенные способы коррекции DRC-ошибок могут быть использованы в любой СА1Р 11.

В литературе методы коррекции DRC-ошибок представлены очень кратко. Например, в работе [2] рассмотрены ошибки целостности сигналов, в [3] — ошибки, влияющие на изготовление и т.п. Поэтому всесторонний анализ и описание способов коррекции наиболее часто встречающихся DRC-ошибок является актуальной задачей.

Количество правил в программном модуле проектирования платы (PCB) САПР 1111 довольно велико — в Altium Designer их более 50. Не обязательно устанавливать ограничения для всех правил, потому что некоторые правила могут не использоваться в ходе проверки (касающиеся, например, высокоскоростных устройств или целостности сигналов).

В настоящей статье описывается интерфейс Altium Designer 2015. Приводятся рекомендации по исправлению DRC-ошибок различными способами, позволяющие применить результаты анализа к различным 1111: одно-, дву-, многослойным; цифрового, аналогового или смешанного типа.

Описание DRC-проверки в Altium Designer. Установка правил и ограничений проектирования в Altium Designer осуществляется через диалоговое окно правил проектирования, которое вызывается с помощью команды меню Design/Rules. Все доступные в PCB-редакторе правила проектирования разделены на десять функциональных групп, каждая из которых отображается на отдельной вкладке диалогового окна [4]. Категории всех правил приведены на рис. 1. Каждая категория имеет свою сферу применения: для трассировки (Routing), для размещения компонентов (Placement), для проверки электрических параметров (Electrical). Для подготовки производства используются категории Mask, Testpoint и Manufacturing. Для ПП, включающих сплошные слои (многослойных ПП) и полигоны, используется категория Plane. В категории SMT имеется набор правил для компонентов поверхностного монтажа. Категории High Speed и Signal Integrity используются для анализа высокоскоростных плат.

PCB Rules and Constraints Editor [mm]

_

EEE-f Electrical Routing EE- SMT Й- » Mast Й- Plane ■ ‘ ‘ Те i t point

Manufacturing EE- High Speed EE- Placement 0- Signal Integrity

Рис. 1

Правила, которые будут проверены, сгруппированы на вкладке Rule To Check в диалоговом окне Design Rule Checker, которое можно вызвать командой меню Tools / Design Rule Check. Для включения правил в пакетную проверку или проверку в режиме реального времени необходимо установить флаг в соответствующем столбце напротив правила. На начальном этапе (при первой проверке каждого проекта) рекомендуется включение проверки всех правил. После запуска и выполнения программы DRC список ошибок формируется в отчете, а также помещается в окне Messages (рис. 2), и ошибки отображаются в топологии ПП.

Messages

I Document | Source

Message

I Time I Date [No,

Qi [Error]

module

Signal Integrity Setup — No supply nets defined in PCB rules,

0:31:10 13.02,2015 1

1 [Clearance Constraint Violation] module.PcbDoc Advanced PCB

■ [Net Antennae Violation] module.PcbDoc Advanced PCB I [Hole Size Constraint Violation] module.PcbDoc Advanced PCB 1 [Height Constraint Violation] module.PcbDoc Advanced PCB 1 [Fabrication Testpoint Usage Violation] module.PcbDoc Advanced PCB I [Un-Routed Net Constraint Violation] module.PcbDoc Advanced PCB I [Short-Circuit Constraint Violation] module.PcbDoc Advanced PCB

■ [SilkTo Board Region Clearance Violation] module.PcbDoc Advanced PCB

Clearance Constraint (Collision < 0,25mm) Between Tract (84.25mm,202,5mm)(102.5mm,202.5mm) Top Layer And Pad Free-0(93.5mm,200..,, 0:31

Net Antennae; Track (79.5mm,197,75mm)|81,75mm,197.75mm) Bottom Layer On (Layer = Bottom Layer) 0:31

Hole Size Constraint (3mm > 2.54mm] Pad Free-0(93,5mm,200,5mm) Multi-Layer Actual Hole Size = 3mm 0:31

Height Constraint Small Component C2-Cap |85mm,207,5mm] on Top Layer Actual Height = 6mm 0:31

Fabrication Testpoint Usage; Net GND — Missing required testpoint 0:31

Un-Routed Net Constraint Net GND Between Pad Dl-7(110mm,217,5mm] Multi-Layer And Track (115mm,197.75mm](115mm,202.5mm) Bo.., 0:31

Short-Circuit Constraint; Between Track (84,25mm,202.5mm)(102,5mm,202,5mm] Top Layer And Pad Free-0(93,5mm,200,5mm] Multi-Layer,.. 0:31 SilkTo Board Region Clearance; (Out of sllkscreen region] Text «Edge Con 22′ (80.416mm,185,42mm) Top Overlay Silk primitive on board r.,. 0:31

13.02,2015 2

13.02,2015 3

13.02,2015 4

13.02,2015 5

13.02,2015 6

13.02,2015 7

13.02,2015 S

13.02,2015 9

Рис. 2

Анализ DRC-ошибок. Отчет об ошибках (в окне Messages) содержит семь столбцов: Class, Document, Source, Message, Time, Date and No (см. рис. 2). Если в столбце Source указан Signal Integrity, то в столбце Class указывается тип ошибки (в данном случае — Error). Запись в 1-й строке означает, что на 1-м этапе (7-й столбец) при проверке проекта „module» (2-й столбец), выполненной 13.02.2015 (6-й столбец) в 0:21:14 (5-й столбец) возникла ошибка (1-й столбец) целостности сигналов (3-й столбец), и в результате было сформировано описание ошибки „Setup — No supply nets defined in PCB rules» (4-й столбец). Помимо сообщения об указанной ошибке после запуска DRC (до формирования отчета) появилось сообщение об ошибке „Source schematic documents not available. Signal Integrity cannot continue». Появление этого сообщения вызвано тем, что файл PCBDoc не был связан со схемой. Для анализа целостности сигналов нужна предварительная подготовка проекта: PCBDoc должен быть частью проекта PrjPCB, также проект должен содержать схему, необходимо подключить IBIS-модели и выполнить множество других предварительных настроек, в том числе надо указать уровни напряжений (Supply nets). В отсутствие схемы анализ целостности сигналов невозможен [5], в этом случае проверку всех правил целостности сигналов надо отключить (рис. 3).

^ Design Rule Checker [mm] 1 ^

■ * I Report Options ^ Rules To Check f Electrical ji Routing

» Testpolnt

Manufacturing S Highspeed Q Placement №

Siginall Integrity

V I Category

Batch

||l.ii> Undershoot — Rising Edge Signal Integrity □

llljii-Undershoot — Falling Edge Signal Integrity □

|[|ji> Supply Nets Signal Integrity □

|||ji> Slope — Rising Edge Signal Integrity □

||liv- Slope — Falling Edge Signal Integrity □

||l.ii> Signal Top Value Signal Integrity □

llljii-Signal Stimulus Signal Integrity □

|P|i> Signal Base Value Signal Integrity □

IPl’ii- Overshoot — Rising Edge Signal Integrity □

|p.il’-Overshoot — Falling Edge Signal Integrity □

Ip.iii-Impedance Signal Integrity □

IPji.i-Flight Time — Rising Edge Signal Integrity □

|P|i> Flight Time — Falling Edge Signal Integrity □

Рис. 3

Если в столбце Source есть запись Advanced PCB (рис. 2, 2—9-я строки), то в столбце Class указывается класс правила, принадлежащий одной из категорий, в которой оно было задано. Сообщение „Advanced PCB» означает, что имеется несоответствие значения параметра объекта в модели 1111 значению параметра в правилах. Для исправления ошибок этого класса необходимо изменить параметры объектов в модели ПП или изменить значения параметров в правилах (Design / Rules).

Указание во 2-й строке на класс „Clearance Constraint Violation» означает, что обнаружено нарушение в разделе Clearance — ошибка в минимальном зазоре (0,25 мм) между проводником, расположенным в точках с координатами 84,25; 202,5 мм (начало проводника) и 102,5, 202,5 мм (конец проводника) в слое Top, и свободной контактной площадкой № 0 (это крепежное отверстие), расположенной в точке 93,5; 200,5 мм в слое Multi-Layer. В данном случае следует увеличить расстояние между проводником и контактной площадкой (правило задано верно — по 3-му классу точности в соответствии с ГОСТ [6]).

В 3-й строке указано наличие антенны, которой является проводник в слое Bottom. В Altium Designer правило Net Antennae расположено в категории Manufacturing. По умолчанию, в плате не должно быть антенн. Для того чтобы соблюсти правило, надо удалить антенну в ПП. Но если антенна нужна, следует изменить правило (или создать новое для конкретной цепи) и задать максимальную длину антенны.

В 4-й строке класс „Hole Size Constraint Violation» означает, что имеется нарушение в разделе правил Hole Size — превышен диаметр отверстия (3 мм вместо установленного по умолчанию 2,54 мм) свободной контактной площадки №0 в слое Multi-Layer. В данном слу-

чае надо изменить правило, т.к. отверстие 3 мм является крепежным и необходимо в плате. Правило Hole Size расположено в категории Manufacturing.

В 5-й строке (см. рис. 2) запись означает, что не соблюдено ограничение высоты компонентов — С2 типа Cap в слое Top Layer имеет высоту б мм. Для рассматриваемого проекта в DRC/Rules задана максимальная высота компонентов 5 мм, поскольку плата устанавливается в плоский корпус. Исправить эту ошибку можно посредством замены в модели платы типа корпуса конденсатора на более низкий. Или можно установить корпус горизонтально (в этом случае надо создать новое посадочное место). При горизонтальной установке корпус занимает много места на плате, но если свободное место имеется, то такой вариант приемлем (хотя горизонтальная установка конденсаторов в форме параллелепипеда, а именно такой используется в рассматриваемом проекте, трудоемка, так как специально приходится формовать выводы). Стоит отметить, что в САПР двумерного моделирования ПП (P-CAD, Expedition и др.) невозможна проверка на зазоры и электромагнитную совместимость по высоте [7]. В САПР ПП трехмерного моделирования (Altium Designer, CADSTAR и других) такая возможность имеется. При проверке трехмерных моделей контролируется высота корпусов электронных компонентов и/или деталей, установленных друг под другом. В трехмерных САПР ПП обычно можно добавлять в модель ПП модуль конструкции верхнего уровня (корпус, каркас и т.д.) и проверять отклонения по высоте, связанные с установкой в модуль верхнего уровня [В].

В б-й строке описано нарушение отсутствия тестовой точки на цепи GND. Тестовые точки нужны для контроля электрических параметров PCB. Правила Fabrication Testpoint используются для контроля параметров печатной платы без установленных корпусов электронных компонентов (проверяются обрывы проводников и короткие замыкания). Assembly Testpoint используются для контроля сборки платы (проверяются работа электронных компонентов и обеспечение целостности сигналов). Если тестовые точки не нужны, то в категории Testpoint в правилах Assembly Testpoint Usage и Fabrication Testpoint Usage следует выбрать параметр Prohibited (связям не назначаются тестовые точки). Если тестовые точки требуются, то нужно добавить объекты, для которых они нужны, в правила Testpoint Usage (Assembly и Fabrication), описать стиль в правилах Testpoint Style и добавить тестовые точки в модель ПП [9].

В 7-й строке сообщение о нарушении означает, что не разведена цепь GND от контактной площадки № 7 микросхемы D1 до проводника в слое Bottom. Ошибки Un-Routed Net обычно исправляются посредством добавления проводника между указанными объектами в модели ПП.

В В-й строке описано короткое замыкание между проводником в слое Top и свободной контактной площадкой №Q в слое Multi-Layer (локализация нарушения в точке с координатами 98,58; 2Q7,Q79 мм). Ошибки типа Short-Circuit обычно исправляют посредством добавления зазора между этими объектами. Возможна ситуация, когда между двумя или более цепями необходимо короткое замыкание. Например, на плате смешанного типа (аналого-цифровой) цепь GND разветвляется на GNDA и GNDD. Цепь GNDA идет в аналоговую, а GNDD — в цифровую часть платы. Однако эти две цепи должны соединяться в одной точке, что приведет к короткому замыканию. В этом случае в Altium Designer надо создать класс цепей, в который включить цепи GNDA и GNDD, затем создать новое правило для класса, и в правиле установить опцию Allow short circuit (разрешить короткое замыкание).

Запись в 9-й строке означает, что текст „Edge Con 22″ в слое Top Overlay (слой шелко-графии), точка привязки которого соответствует координатам 132, 955; 186,2Q3 мм, расположен вне контура платы. Edge Con 22 — это тип компонента, обычно типы компонентов не изображают в слое шелкографии (как правило, там помещаются позиционные обозначения и изображения корпусов электронных компонентов). Эту ошибку можно исправить в модели платы, но рекомендуется в библиотеке. Для исправления ошибки в библиотеке pcblib надо

текст „Edge Con 22″ перенести на другой слой, а потом обновить в PCBdoc (это даст возможность применить изменение во всех последующих проектах, а не только в текущем).

Ошибки бывают взаимосвязанными. Например, ошибка пересечения электрических объектов (контактной площадки и проводника в одном слое) порождает ошибку зазора между электрическими объектами. Если сначала исправить пересечение, то нарушение зазора может остаться. Но если исправить сразу ошибку зазора, то пересечение, тоже будет исправлено. Целесообразно включить проверку зазоров в режиме реального времени и исправить пересечение (тогда при увеличении расстояния между электрическими объектами отражается размер зазора). Пересечения рекомендуется исправлять в первую очередь, поскольку обычно исправление пересечения электрических объектов требует большего пространства между ними, чем при исправлении ошибки зазора. По аналогичной причине рекомендуется сначала исправлять ошибки размещения, а затем ошибки трассировки.

Способы коррекции DRC-ошибок. В ходе анализа, опытной эксплуатации и изучения литературы по данной тематике были выделены три способа коррекции DRC-ошибок.

1) Редактирование объектов в модели 1111: перемещение компонентов и других объектов (крепежных отверстий, запретных зон и др.); редактирование проводников и полигонов: размещение (перемещение, удаление, добавление), изменение слоя, размеров; изменение посадочных мест, отверстий и др.

2) Редактирование правил проектирования (ограничений).

3) Изменение настроек DRC-проверки. Можно отключить проверку правил в настройке DRC, тогда ошибки отключенных правил не будут проверены и не будут отражены в отчете об ошибках.

Третий способ может быть использован для отключения правил, которые другим способом не могут быть исправлены (например, правил целостности сигналов). Этот способ можно применять на промежуточных этапах проектирования 11 . Например, если после размещения компонентов на плате отключить проверку всех правил посредством команды Batch DRC — All Off и включить проверку правил категории Placement (рис. 4), после чего запустить проверку, то будут проверены только ошибки размещения.

Рис. 4

Заключение. В ходе работы были проанализированы DRC-ошибки, полученные при проверке правил проектирования в Altium Designer 2015, и предложены способы их коррекции. Анализ и коррекция DRC-ошибок во всех САПР ПП идентичен, поэтому предложенные способы универсальны. Применение результатов данной работы позволит сократить время проектирования ПП и повысить качество проектирования ПП за счет быстрого анализа DRC-ошибок и их исправления.

Предложенные в рамках данной работы способы коррекции DRC-ошибок включены в курс обучения „Altium Designer — PCB Профессиональный» в компании „НИП-Информатика» с августа 2012 года и успешно реализуются на предприятиях, сотрудники которых окончили данный курс.

СПИСОК ЛИТЕРАТУРЫ

1. Olkhovsky S. Design Rule Checking: Altium Documentation. Sidney: Altium Limited, 2015 [Электронный ресурс]: <http://techdocs.altium.com/display/ADOH/Design+Rule+Checking>.

2. Nagy I. High-speed Digital Board Design with Altium Designer. Electronics Design Engineer Supporting Guides. Tettenhell: Blue Chip Technology, 2015 [Электронный ресурс]: <http://www.bluechiptechnology.co.uk/ ~bluedownloads/Single_Board_Computers/HiSpeedDesignTutorialforAltiumDesigner.pdf>.

3. Design Rule Check errors. PCB Artist User Tips Guide. Аврора, США: Advanced Circuits, 2015 [Электронный ресурс] : <http://www.4pcb.com/book/index.html>.

4. Сабунин А. Altium Designer Summer 08 — Разработка правил проектирования для печатной платы // Современная электроника. 2008. № 9. С. 58—61.

5. Olkhovsky S. Performing Signal Integrity Analyses Altium Documentation. Сидней: Altium Limited, 2015. [Электронный ресурс]: <http://techdocs.altium.com/display/ASIAE/Performing+Signal+Integrity+Analyses>.

6. ГОСТ Р 53429-2009. Платы печатные. Основные параметры конструкции. Введ. 2009-11-27. М.: Стандартинформ, 2009.

7. Арустамов С. А., Гатчин Ю. А., Романова Е. Б. Анализ функциональных возможностей САПР PCAD-2006 на основе опыта ее эксплуатации // Научно-технический вестник СПбГУ ИТМО. 2009. Вып. 1(59). С. 113—119.

8. Коробейников А. Г., Кузнецова О. В., Романова Е. Б. Сравнительный анализ P-CAD 2006 и Altium Designer 2012 // Кибернетика и программирование. 2013. № 6. С. 17—27.

9. Olkhovsky S. Testpoint System, Altium Documentation. Сидней: Altium Limited, 2015 [Электронный ресурс]: <http://techdocs.altium.com/display/ADOH/Testpoint+System>.

Сведения об авторах

iНе можете найти то, что вам нужно? Попробуйте сервис подбора литературы.

— канд. техн. наук, доцент; Университет ИТМО, кафедра проектирования и безопасности компьютерных систем; E-mail: eva_rom@mail.ru

— канд. техн. наук; Концерн «ЦНИИ «Электроприбор»», конструкторский отдел 030; конструктор 2 кат.; E-mail: andreysum@gmail.com

Поступила в редакцию 16.02.15 г. компьютерных систем

Ева Борисовна Романова Андрей Владимирович Сумцов

Рекомендована кафедрой проектирования и безопасности

Ссылка для цитирования: Романова Е. Б., Сумцов А. В. Анализ и коррекция DRC-ошибок в САПР печатных плат // Изв. вузов. Приборостроение. 2015. Т. 58, № 10. С. 840—846.

ANALYSIS AND CORRECTION OF DRC-ERRORS IN EDA SYSTEM E. B. Romanova 1, A. V. Sumtsov 2

1ITMO University, 197101, St. Petersburg, Russia E-mail: eva_rom@mail.ru

2State Research Center of the Russian Federation Concern CSRI Elektropribor, 197046, St. Petersburg, Russia

The process of checking a DRC (Design Rule Checker) program module in electronic design automation (EDA) system Altium Designer is described. Analysis of most common errors in designing printed circuit boards (PCB) with Altium Designer 2015 is carried out: violation of signal completeness, deviation in the size of gaps between objects in conductive (metallized) layers, presence of antennas, violation of hole size of and maximal height of components, lack of testing points, the presence of unwired electrical connections and short circuits, location of marking (text in silkscreen layer) outside the plate contour. Most suitable methods for correction of each of the errors in PCB design are proposed. The methods are suitable for all EDA.

Keywords: EDA system, PCB, Altium Designer, Design Rule Checker.

846

E. E. PoManoea, A. B. CyM^e

Data on authors

Eva B. Romanova — PhD, Associate Professor; ITMO University; Department of Computer System Design and Security; E-mail: eva_rom@mail.ru Andrey V. Sumtsov — PhD; State Research Center of the Russian Federation Concern CSRI Elek-

tropribor, Engineering Department 030; Designer of the 2nd category; E-mail:andreysum@gmail.com

For citation: Romanova E. B., Sumtsov A. V. Analysis and correction of DRC-errors in EDA system // Iz-vestiya Vysshikh Uchebnykh Zavedeniy. Priborostroenie. 2015. Vol. 58, N 10. P. 840—846 (in Russian).

DOI: 10.17586/0021-3454-2015-58-10-840-846